verilog新手提问
答案:3 悬赏:70 手机版
解决时间 2021-04-16 06:35
- 提问者网友：做自己de王妃
- 2021-04-15 06:10
verilog新手提问
最佳答案
- 五星知识达人网友：夜风逐马
- 2021-04-15 07:13
意思是address_reg不是一个标准的flip-flop的写法，问题出在你的敏感列表这一行always @ (posedge rst or posedge clk48m or ale)
一般来说，可综合的flip-flop敏感列表里应该只有一个时钟和一个reset，并且都是边沿触发的。但是你这个敏感列表不仅有三个信号，而且前两个是边沿触发，最后一个又是电平触发，这样是无法综合的。
解决办法是敏感列表里去掉ale那个信号
一般来说，可综合的flip-flop敏感列表里应该只有一个时钟和一个reset，并且都是边沿触发的。但是你这个敏感列表不仅有三个信号，而且前两个是边沿触发，最后一个又是电平触发，这样是无法综合的。
解决办法是敏感列表里去掉ale那个信号
全部回答
- 1楼网友：渡鹤影
- 2021-04-15 08:52
人
- 2楼网友：玩世
- 2021-04-15 08:23
提醒, if 或else后面如果只有一个语句,不必begin end
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