CD信号转换时序驱动电路设计 1.用CPLD或FPGA 设计6路时钟信号，每一路时钟信号之间有指定的相序和分频比。
答案:2 悬赏:0 手机版
解决时间 2021-01-31 13:04
- 提问者网友：不爱我么
- 2021-01-30 17:11
能不能用Verilog hdl或者VHDL帮我写一个程序，程序只需要仿真就够了（本人的毕业设计，很急）。谢谢了
最佳答案
- 五星知识达人网友：人间朝暮
- 2021-01-30 17:19
需要一个基准输入时钟，简单的用计数器计数，在计数器各个值的时候对你要设计的6路时钟赋值。如果仅仅是仿真用的，就不需要那个输入时钟了，直接写一个就好。
全部回答
- 1楼网友：老鼠爱大米
- 2021-01-30 17:30
你好！
时钟的频率和一些具体的要求没有给出啊
如有疑问，请追问。
我要举报
如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
点此我要举报以上问答信息
大家都在看
推荐资讯