请高手帮忙看一下我的verilog写的D触发器：

请高手帮忙看一下我的verilog写的D触发器：

说实话你的代码应该没问题，估计是你时序仿真的设置有问题吧，多搜下后仿得资料看看！我以前从没用过异步清零和异步置1同时存在的情况，我用过一次，DC中提示出错，就再没用过。我觉得最好不用。 补充说明：你的时序仿真应该是门级的仿真的是吧，我看的很多资料上说异步复位与异步置位不要同时有效，不知道你加的激励是不是同时的，因为功能仿真的时候编译器会有优先级，但是到了FPGA里面的D触发器不一定会存在优先级（猜的），所以建议你的激励可以改一下，将两个异步信号分开有效。 还有，对于一楼说的，我想说一点就是，一个always里面三个posedge没关系，既然到了时序仿真了，就说明综合已经过了，那就可以的。异步清0和同步置位的编写就是应该这样写的。

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