VHDL为什么要变量,直接用信号不好吗?

VHDL为什么要变量,直接用信号不好吗?

Variable其实和signal还是有很大区别的：
1.信号赋值是有延迟的，就是说语句写完之后，这个信号不会立马就有值了，而是等待一定时间后才有。而变量一旦被赋值，立马就有效了，这个可以在仿真的时候控制仿真时间，然后看他们的值可以刻出来；
2.对于process语句，process只对信号敏感，不对变量敏感；
3.最重要的，信号可以是多个process的全局信号，而变量只在定义它的过程或者函数或者process中可见；
4.信号其实是硬件中连线的一个抽象描述，类似于端口连接线，而变量没有这个意义；
5.信号赋值：信号<=表达式；
变量赋值：变量:=表达式，赋值格式不一样

我觉得你要想掌握 最好的办法就是编好程序 编译后 tool－netviewer－RTLviewer 通过看那些图 理解速度最快。

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