verilog中always语句的分频用法

always@(posedge CLK_input)
begin
counter<=counter+1;
if(counter==10000000)
begin
counter<=0;
CLK_output<=~ CLK_output;
end
end

对输入时钟进行分频。
那在执行下面的程序的时候又来一个上升沿怎么办
下面的程序也要占时钟周期的吧 。
这样时序不就不稳定了吗？

不会呀，输入时钟是周期的，下面程序执行也是相同周期的呀，即counter是与时钟同步（延迟一拍）变化的。

假设你的clk就是1s周期的时钟 那么10s的应该是这么写 reg [3:0] cnt_10; reg clk_10s; always @ (posedge rst or posedge clk) begin if (rst) begin cnt_10 <= 0; clk_10s<= 0; end else begin if (cnt_10==4) begin cnt_10 <= 0; clk_10s<=~clk_10s; end else begin cnt_10 <= cnt_10 +1; clk_10s<= clk_10s; end end 60的，cnt就在29归零，同时clk_60s反向 是在半周期反向才是占空比1:1。

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