Xilinx Virtex6 FPGA中IODELAYE1用法问题

Xilinx Virtex6 FPGA中IODELAYE1用法问题

1:首先CLKIN是IODELAY的参考时钟，如果对引脚输入延时应该连界到.IDATAIN这里。这个参考是FPGA内部给的，与125M无关，在手册里可以查到参考的频率限制，一般是200Mhz。如何理解参考时钟，例如参考时钟的频率是200Mhz，那延时0-31和tap的每个TAP延时为2.5ns/32=78ps。你要延时2ns自己算TAP约为25个TAP，你设置IDELAY_VALUE 20有点不对。
2：IODELAYE1_reset_信号最好用IDELAYCTRL的RDY信号去做。
3：要理解Clock Region在FPGA中的含义。一般每个IDELAYCTRL只能控制本Region的IODELAY。例如你的引脚在同一个Region里，那你需要在该Region找到一个IDELAYCTRL 固定位置，这里他们互为group。捆绑到一起的。如果引脚跨了Region，那么每个Region都必须例化一个IDELAYCTRL。当然有一种傻瓜的不指定位置IDELAYCTRL，那么所有region的IDELAYCTRL都会被使用，这样没什么问题，但是会增加功耗。
4：你所谓的延时2ns因该是时钟数据没对齐，按普通的做法有3种方案，1：优化数据路径，缩短数据到寄存器的输入延时。2：用IODELAY去延迟数据。3：将125M时钟过PLL进行相移。你的用IODELAY相移输入时钟，有点奇葩。
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