请问在modelsim下如何进行VHDL和Verilog的混合编程
答案:1 悬赏:30 手机版
解决时间 2021-12-01 04:00
- 提问者网友：回忆在搜索
- 2021-11-30 10:49
请问在modelsim下如何进行VHDL和Verilog的混合编程
最佳答案
- 五星知识达人网友：过活
- 2021-11-30 11:02
如果知道vhdl和verilog各自独立的调用方法 你就会混合编程 因为完全没区别
需要注意 vhdl不区分大小写 而verilog区分
modelsim的编译命令中vcom用于vhdl 而vlog用于verilog
modelsim安装目录下就有demo 路径是C:\modeltech64_xxx\examples\tutorials\mixed
vhdl调用verilog module举例（FD是verilog的）
COMPONENT FD PORT (
Q : out STD_ULOGIC;
D : in STD_ULOGIC;
C : in STD_ULOGIC );
END COMPONENT;
UUT : FD PORT MAP(
Q => O,
D => I,
C => CLK);
verilog调用vhdl entity（FD是vhdl的）
FD FD1(
.Q(Q_OUT),
.C(CLK);
.D(A);
需要注意 vhdl不区分大小写 而verilog区分
modelsim的编译命令中vcom用于vhdl 而vlog用于verilog
modelsim安装目录下就有demo 路径是C:\modeltech64_xxx\examples\tutorials\mixed
vhdl调用verilog module举例（FD是verilog的）
COMPONENT FD PORT (
Q : out STD_ULOGIC;
D : in STD_ULOGIC;
C : in STD_ULOGIC );
END COMPONENT;
UUT : FD PORT MAP(
Q => O,
D => I,
C => CLK);
verilog调用vhdl entity（FD是vhdl的）
FD FD1(
.Q(Q_OUT),
.C(CLK);
.D(A);
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