【posedge】Veriloghdl中always@(negedgeclrnorposedgeclk)是什么意思?always...
答案:2 悬赏:70 手机版
解决时间 2021-02-27 23:36
- 提问者网友：心牵心
- 2021-02-27 12:31
【posedge】Veriloghdl中always@(negedgeclrnorposedgeclk)是什么意思?always...
最佳答案
- 五星知识达人网友：山有枢
- 2021-02-27 13:15
【答案】 呵呵,clrn和clk都是你自己定义的信号.clk一般是时钟信号,clrn就不太容易猜了.这句话的意思是每当 clrn信号的下降沿,或者clk的上升沿是,就开始执行always下的语句啦.
给你举个例子.
module counter(clk,clrn,q);'一个16进制计数器clk为时钟,clrn为低电平复位信号
input clk,clrn;
output [2:0]q;
always(negedge clrn or posedge clk)
begin
if (!clrn)'有复位信号
begin
q
给你举个例子.
module counter(clk,clrn,q);'一个16进制计数器clk为时钟,clrn为低电平复位信号
input clk,clrn;
output [2:0]q;
always(negedge clrn or posedge clk)
begin
if (!clrn)'有复位信号
begin
q
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- 1楼网友：迷人又混蛋
- 2021-02-27 13:41
感谢回答，我学习了
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