verilog 中<= 和 =赋值的区别
答案:1 悬赏:40 手机版
解决时间 2021-04-08 03:07
- 提问者网友：练爱
- 2021-04-07 03:31
verilog 中<= 和 =赋值的区别
最佳答案
- 五星知识达人网友：平生事
- 2021-04-07 05:11
<=是非阻塞赋值，在always块完成后才赋值；
=是阻塞赋值，赋值完成后才进入下一句；
一般时序逻辑用<=，组合逻辑用=。
=是阻塞赋值，赋值完成后才进入下一句；
一般时序逻辑用<=，组合逻辑用=。
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