哪位大神有verilog实现的双口RAM例程，就教
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解决时间 2021-01-26 12:31
- 提问者网友：咪咪
- 2021-01-25 22:21
哪位大神有verilog实现的双口RAM例程，就教
最佳答案
- 五星知识达人网友：鱼忧
- 2021-01-25 22:30
Verilog只能实现双口RAM的仿真模型，真的双口RAM是hard macro.不能用verilog实现的
下面是一个例子，a口写，b口读。记住这只是仿真模型。真正实现是要调用hard macro的
xx是地址位宽
yy是数据位宽
module dual_port_ram(clka, clkb, addra, wr_data, wr_en, addrb, rd_data)
input clka, clkb;
input [(xx-1):0] addra,addrb;
input [(yy-1):0] wr_data;
input wr_en;
output [yy:0] rd_data；
reg [yy:0] ram_data[(xx^2)];
always @ (posedge clka)
if(wr_en)
ram_data[addra] <=wr_data;
always @ (posedge clkb)
rd_data <= ram_data[addrb];
endmodule
下面是一个例子，a口写，b口读。记住这只是仿真模型。真正实现是要调用hard macro的
xx是地址位宽
yy是数据位宽
module dual_port_ram(clka, clkb, addra, wr_data, wr_en, addrb, rd_data)
input clka, clkb;
input [(xx-1):0] addra,addrb;
input [(yy-1):0] wr_data;
input wr_en;
output [yy:0] rd_data；
reg [yy:0] ram_data[(xx^2)];
always @ (posedge clka)
if(wr_en)
ram_data[addra] <=wr_data;
always @ (posedge clkb)
rd_data <= ram_data[addrb];
endmodule
全部回答
- 1楼网友：轮獄道
- 2021-01-25 23:07
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