verilog中用case语句时一定要用always块吗
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解决时间 2021-03-31 23:58
- 提问者网友：川水往事
- 2021-03-31 03:21
verilog中用case语句时一定要用always块吗
最佳答案
- 五星知识达人网友：老鼠爱大米
- 2021-03-31 03:29
是的.但是always块可以综合成组合电路,利用case语句可以综合成组合的mux多路选择器,也可以综合成时序电路,同步的mux.
全部回答
- 1楼网友：蕴藏春秋
- 2021-03-31 04:39
3234nbvf;ljl追问啥
- 2楼网友：归鹤鸣
- 2021-03-31 04:29
是的。不然在assign语句中怎么用？
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