各位大神，请问用VHDL写一个频率计,clk为1Hz 怎么来的，这个信号从什么地方提供的？不会啊
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解决时间 2021-03-26 03:23
- 提问者网友：原来太熟悉了会陌生
- 2021-03-25 11:13
各位大神，请问用VHDL写一个频率计,clk为1Hz 怎么来的，这个信号从什么地方提供的？不会啊
最佳答案
- 五星知识达人网友：等灯
- 2021-03-25 11:52
1Hz就是每秒1周期，就是每秒有一个CLK的高低电平切换
至于怎么得到1HZ的频率，可以将一个50MHZ的CLK进行分频
即，创建一个PROCESS，用一个计数器对50M的CLK进行计数，
等记到50M的时候，OUT进行电位切换，就得到1HZ的频率了。
至于怎么得到1HZ的频率，可以将一个50MHZ的CLK进行分频
即，创建一个PROCESS，用一个计数器对50M的CLK进行计数，
等记到50M的时候，OUT进行电位切换，就得到1HZ的频率了。
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- 1楼网友：空山清雨
- 2021-03-25 13:11
应该是需要时钟芯片吧，或者晶振什么的，这些器件可以产生固定的频率，
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