一个verilog语言，动态显示00到FF，不知道哪里出了问题
答案:3 悬赏:30 手机版
解决时间 2021-11-17 17:42
- 提问者网友：温柔港
- 2021-11-16 23:29
一个verilog语言，动态显示00到FF，不知道哪里出了问题
最佳答案
- 五星知识达人网友：鸽屿
- 2021-11-16 23:35
你想要动态显示
但是你从0~15的这些语句都是同时执行的，所以看不出动态
你在每句之前加一个延迟就能看出动态了，希望对你有用
但是你从0~15的这些语句都是同时执行的，所以看不出动态
你在每句之前加一个延迟就能看出动态了，希望对你有用
全部回答
- 1楼网友：酒安江南
- 2021-11-17 00:27
初步看看，寄存器都没有复位？
always @ (posedge clk or negedge rst)
if (!rst)
begin
D <= 8'h0;
X <= 4'h0;
end
else
....
最好仿真之后，看看波形出现的问题在哪里？描述清楚再提问比较好。
有帮助请采纳，谢谢！
always @ (posedge clk or negedge rst)
if (!rst)
begin
D <= 8'h0;
X <= 4'h0;
end
else
....
最好仿真之后，看看波形出现的问题在哪里？描述清楚再提问比较好。
有帮助请采纳，谢谢！
我要举报
如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
点此我要举报以上问答信息
大家都在看
推荐资讯