verilog语法，task的声明问题

module test(CLK);
input CLK;
reg [1:0]i;
reg [1:0]j;

always @ (posedge CLK)
begin
case(j)
0:
begin
j<=j+1;
i<=0;
taskTest;
end
1:
begin
j<=j+1;
end
2:
begin
j<=0;
end
endcase
end
endmodule
task taskTest;//这里报错：declaring global objects is a SystemVerilog feature
begin
case(i)
0:
begin
i<=i+1;
end
1:
begin
i<=i+1;
end
2:
begin
i<=i+1;
end
3:
begin
i<=0;
end
default:
begin
i<=i+1;
end
endcase
end
endtask
请问如何修改？

呵呵呵，小问题，把task的定义放在module …… endmodule之间，就好了。

task里面不能有always语句的，呵呵，看来是初学者吖，多看看书。

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