利用VHDL设计，顶层文件为.bdf图形文件，调用modelsim输出无结果，出现warning，为什么？
答案:2 悬赏:70 手机版
解决时间 2021-04-02 19:40
- 提问者网友：川水往事
- 2021-04-01 21:19
利用VHDL设计，顶层文件为.bdf图形文件，调用modelsim输出无结果，出现warning，为什么？
最佳答案
- 五星知识达人网友：琴狂剑也妄
- 2021-04-01 22:20
你这个实际的顶层是testbench吧。看提示，你是把XXX顶层进行了例化。
所以我觉得原因可能是你的xxx和test不在一个库里。
也有可能是你的xxx没有编译。
所以我觉得原因可能是你的xxx和test不在一个库里。
也有可能是你的xxx没有编译。
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- 1楼网友：妄饮晩冬酒
- 2021-04-01 23:23
我发现用代码写顶层文件，然后用testbench仿真，一切ok。但是画原理图，用testbench仿真，却老出错： ** Warning: (vsim-3473) Component instance "i1 : block2" is not bound.请问遇到过相同的情况吗？ 我都是从quartus ii 11.0中调用modelsim的。所以，你可以用原理图生成.vhd文件，然后再进行仿真就ok了。
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