verilog中多位可数据可以和一位数据进行异或吗？

verilog中多位可数据可以和一位数据进行异或吗？

可以，你先把多位数据字数按位异或，结果再与一位数据异或

可以

与、或、非以及异或等既可以作为位运算符，也可以作为一元约减运算符。作为位运算符时，除了“非”以外都是双目运算符，需要两个操作数；作为一元约减运算符时是单目运算符，即将操作数的第一位与第二位运算，得到结果与第三位运算……依次类推，最后得到一位运算结果。 正常情况下，你说的“当im_y=1001时，p=1，当im_y=1101时，p=0”这种结果是不会出现的，im_y=1001时p会等于0。 p=im_y[3]^im_y[2]^im_y[1]^im_y[0]. 当im_y=1001时，p=1^0^0^1=0;当im_y=1101时，p=1^1^0^1=1. 这个的确是奇偶校验功能，偶数个1结果为0，奇数个1结果为1。这个奇偶校验称为偶一致监督码。意思就是原信息im_y具有偶数个1，加上校验位p=0以后依然为偶数个1，原信息im_y具有奇数个1，加上校验位p=1以后也变成偶数个1。在接收端，如果接收到的码字不是偶数个1，则可以断定出现了误码。

可以，位数低的高位补零！

首先编译可不可以通过，如果可以通过直接看仿真结果得出结论嘛～

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