verilog设计中每个子模块都需要用复位信号将它的输出初始化吗？还是单写一个复位初始化模块。我初
答案:1 悬赏:70 手机版
解决时间 2021-03-17 02:32
- 提问者网友：孤凫
- 2021-03-16 19:18
verilog设计中每个子模块都需要用复位信号将它的输出初始化吗？还是单写一个复位初始化模块。我初
最佳答案
- 五星知识达人网友：廢物販賣機
- 2021-03-16 20:31
一个寄存器只能在一个 always 块中被赋值。
此寄存器只能以条件身份用到别的寄存器的always块中。
FPGA中有周期逻辑和非周期逻辑。一般来说周期逻辑并不需要初始化，比如点灯程序，1s闪，1s灭。
但非周期逻辑一定要要复位信号初始化。追问虽然不是我想要的答案。。也只能选你了
此寄存器只能以条件身份用到别的寄存器的always块中。
FPGA中有周期逻辑和非周期逻辑。一般来说周期逻辑并不需要初始化，比如点灯程序，1s闪，1s灭。
但非周期逻辑一定要要复位信号初始化。追问虽然不是我想要的答案。。也只能选你了
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