三段法状态机：verilog三段式状态机求助
答案:1 悬赏:20 手机版
解决时间 2021-11-17 18:35
- 提问者网友：沉默的哀伤
- 2021-11-17 07:24
三段法状态机：verilog三段式状态机求助
最佳答案
- 五星知识达人网友：忘川信使
- 2021-11-17 07:46
Verilog三段式状态机中，只有时序逻辑部分的信号会生成寄存器。
“在always块内赋值的变量是reg型的，不一定都是寄存器吗?”
是的，有的会被综合器综合掉，有的会被综合成所存器，具体情况具体分析。
楼主可以通过RTL Viewer工具(ISE)查看状态机被综合后的逻辑框图。
“在always块内赋值的变量是reg型的，不一定都是寄存器吗?”
是的，有的会被综合器综合掉，有的会被综合成所存器，具体情况具体分析。
楼主可以通过RTL Viewer工具(ISE)查看状态机被综合后的逻辑框图。
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