Verilog HDL中如果不用initial块，能否产生测试时钟？
答案:1 悬赏:10 手机版
解决时间 2021-11-13 08:38
- 提问者网友：不爱我么
- 2021-11-12 23:20
Verilog HDL中如果不用initial块，能否产生测试时钟？
最佳答案
- 五星知识达人网友：雾月
- 2021-11-13 00:21
可以用always块，但还是得用initial来初始化。
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