FPGA中上下bank可不可以接收lvds的信号
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解决时间 2021-03-09 18:07
- 提问者网友：趣果有间
- 2021-03-09 04:56
FPGA中上下bank可不可以接收lvds的信号
最佳答案
- 五星知识达人网友：怙棘
- 2021-03-09 06:28
All I/O Banks Support:
3.3-V LVTTL/LVCMOS
3.0-V LVTTL/LVCMOS
2.5-V LVTTL/LVCMOS
1.8-V LVTTL/LVCMOS
1.5-V LVCMOS
1.2-V LVCMOS
PPDS
LVDS
RSDS
mini-LVDS
Bus LVDS (7)
LVPECL (3)
SSTL-2 class I and II
SSTL-18 CLass I and II
HSTL-18 Class I and II
HSTL-15 Class I and II
HSTL-12 Class I and II (4)
Differential SSTL-2 (5)
Differential SSTL-18 (5)
Differential HSTL-18 (5)
Differential HSTL-15 (5)
Differential HSTL-12 (6)
没有问题放心使用
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Differential SSTL-18 (5)
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Differential HSTL-15 (5)
Differential HSTL-12 (6)
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- 1楼网友：猎心人
- 2021-03-09 06:56
低压差信号吗，可以的
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