端接阻抗是指什么？

端接阻抗是指什么？

端接阻抗是指，在尽量靠近负载端的位置加上拉和下拉阻抗以实现终端的阻抗匹配，其属于阻抗短接的一种方式。

端接电阻：
　　消除信号反射的一种方式。在高速PCB设计中，信号的反射将给PCB的设计质量带来很大的负面影响，采用端接电阻来达到线路的阻抗匹配，是减轻反射信号影响的一种有效可行的方式。
端接电阻方式：
　　1、源端串联匹配：
　　源端串联匹配就是在输出BUFFER上串接一个电阻，使BUFFER的输出阻抗与传输线阻抗一致；此电阻在PCB设计时应尽量靠近输出BUFFER放置 ，常用的值为：33欧姆。
　　对于TTL或CMOS驱动，信号在逻辑高及低状态时均具有不同的输出阻抗，而一些负载器件可能具有不同的输入输出阻抗，不能简单的得知，所以在使用串联端接匹配时，在具有输入输出阻抗不一致的条件下，可能不是最佳的选择；在布线终端上存在集总线型负载或单一元件时，串联匹配是最佳的选择；
　　串联电阻的大小由下式决定：
　　R=ZO-R0 ZO--传输线阻抗 R0--BUFFER输出阻抗
　　串联匹配的优点：提供较慢的上升时间，减少反系量，产生更小的EMI，从而降低过冲，增加信号的传输质量；
　　串联匹配的缺点：当TTL/CMOS出现在同一网络上时，在驱动分布负载时，通常不能使用串联匹配方式。
　　2、终端并联匹配
　　由在走线路径上的某一端连接单个电阻构成，这个电阻的阻值必须等于传输线所要求的电阻值，电阻的另一端接电源或地；简单的并联匹配很少用于CMOS与TTL设计中；
　　并联匹配的优点：可用于分布负载，并能够全部吸收传输波以消除反射；
　　并联匹配的缺点：需额外增加电路的功耗，会降低噪声容限。
　　3、戴维南匹配
　　Vref=R2/(R1+R2)·V
　　Vref--输入负载所要求的电压
　　V--电压源 R1---上拉电阻 R2--下拉电阻
　　当R1=R2时，对高低逻辑的驱动要求均是相同的，对有些逻辑系列可能不能接受；
　　当R1>R2时，逻辑低对电流的要求比逻辑高大，这种情况对TTL与COMS器件是不能工作的；
　　当R1<R2时，这种对大多数的设计比较合适；
　　戴维南匹配的优点: 能够全部吸收传输波以消除反射，尤其适合用于总线使用；
　　戴维南匹配的缺点：需额外增加电路的功耗，会降低噪声容限；
　　4、RC网络匹配：
　　端接电阻应该等于传输线的阻抗Z0，而电容一般非常小(20PF--600PF)；RC网络的时间常数必须大于两倍的信号传输延时时间；
　　RC端接匹配的优点：可在分布负载及总线布线中使用，它完全吸收发送波，可以消除反射，并且具有很低的直流功率损耗；
　　RC端接的缺点：它将使非常高速的信号速率降低，RC电路的时间常数选择不好会导致电路存在反射，对于高频、快速上升的信号应多加注意。
　　5、二极管匹配：
　　二极管匹配方式常用于差分或成对网络上，采用二极管匹配会使其负载变成非线性，可能会增加EMI的问题。

并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配 属于阻抗短接的一种方式 高速传输线的端接通常采用两种方式： （1）使负载阻抗与传输线阻抗匹配，即并行端接（2）使源阻抗与传输线阻抗匹配，即串行端接。即如果负载反射系数或源反射系数二者任一为零，反射将被消除。从系统设计的角度，应首选策略1，因其是在信号能量反射回源端之前在负载端消除反射，消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI），而策略2 则是在源端消除由负载端反射回来的信号，只是消除二次反射，在发生电平转移时，源端会出现持续时间为2TD 的半波波形，不过由于策略2 实现简单方便，在许多应用中也被广泛采用

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