FPGA，如何用ISE比较两次布局布线的不同？
答案:2 悬赏:40 手机版
解决时间 2021-03-13 17:22
- 提问者网友：相思似海深
- 2021-03-13 12:23
用XILINX自带的ISE，每次布局布线的结果会有不同，怎么查看对比这些不同呢，是用REPORT、PLAN AHEAD或者是FPGA EDIT吗？
最佳答案
- 五星知识达人网友：低音帝王
- 2021-03-13 13:18
比较布局意义不大吧，看时序收敛报告，所有需要约束的时序达到要求即可。
至于每个逻辑布线到哪个区域，除非团队设计，不然不用管吧
全部回答
- 1楼网友：神鬼未生
- 2021-03-13 13:39
可以。
布局布线之前，通过约束文件，手动指定模块/component的位置；
布局布线之后，手动更改布线或者component位置。
具体方法，参考xilinx官方的文档。
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