module(opcode,a,b,c);
reg input [1:0]opcode;
reg output c;
always @ (opcode)
begin
case(opcode)
2'b00:c = a/b;
2'b01:c = a*b;
2'b10:c = a+b;
2'b11:c = a-b;
endcase
end
endmodule
ERROR:HDLCompiler:806 - "D:\Users\zuoye\keti.vhd" Line 42: Syntax error near "module".
ERROR:HDLCompiler:806 - "D:\Users\zuoye\keti.vhd" Line 45: Syntax error near "@".
ISE一直报错。求大神帮忙
答案:2 悬赏:30 手机版
解决时间 2021-02-06 22:37
- 提问者网友：原来太熟悉了会陌生
- 2021-02-06 00:59
最佳答案
- 五星知识达人网友：長槍戰八方
- 2021-02-06 01:35
module tt (opcode,a,b,c);
input [1:0]opcode;
input a;
input b;
output c;
reg c;
always @ (opcode)
begin
case(opcode)
2'b00:c = a/b;
2'b01:c = a*b;
2'b10:c = a+b;
2'b11:c = a-b;
endcase
end
endmodule
input [1:0]opcode;
input a;
input b;
output c;
reg c;
always @ (opcode)
begin
case(opcode)
2'b00:c = a/b;
2'b01:c = a*b;
2'b10:c = a+b;
2'b11:c = a-b;
endcase
end
endmodule
全部回答
- 1楼网友：末日狂欢
- 2021-02-06 02:47
我不会~~~但还是要微笑~~~：）
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