Quartus ii 的.v文件和.sv文件有什么区别？

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解决时间 2021-12-30 05:06

提问者网友：川水往事
2021-12-29 08:25

最佳答案

五星知识达人网友：平生事
2021-12-29 09:56

The Quartus II software supports VHDL Design Files (.vhd), Verilog HDL
Design Files (.v), SystemVerilog (. sv) and schematic Block Design Files (. bdf).
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。

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1楼网友：荒野風
2021-12-29 11:22

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的某个位置。尽管有时序约束，但综合器也不能保证每次都能达到要求；而只有当逻辑锁定后，它能保证被锁定的模块在下一次综合不被改变。事出有因，之前加进来的一个spi模块，一开始是正常的，后来陆续在设计中加了一些模块，综合后，居然发现spi模块工作不正常，奇怪的是，在我备份的几个版本中，有几个正常，有几个又不正常，而在这个过程中spi模块从未被修改过。我想一定是综合器在捣鬼，后来我在spi正常的版本上查看chip planner中spi的布局信息，然后将其逻辑锁定，再添加新的模块进来，结果发现，spi果然没有受到影响。

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