在ISE里用Verilog编写测试文件，时钟频率50MHz，；傲视报错说always那里出错，求解决啊
答案:1 悬赏:40 手机版
解决时间 2021-01-21 04:03
- 提问者网友：树红树绿
- 2021-01-20 03:11
在ISE里用Verilog编写测试文件，时钟频率50MHz，；傲视报错说always那里出错，求解决啊
最佳答案
- 五星知识达人网友：英雄的欲望
- 2021-01-20 03:43
verilog描述的是硬件电路。所以initial语句只能用在仿真时测试平台testbench中。可以使用状态机来描述你说的功能。
初学者两天可以搞定，具体步骤如下：
1.根据功能画出状态转换图
2.参考状态机写法，将你的图用verilog实现
3.按要求编写仿真平台testbench
4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真
5.仿真通过，设计完成。追问我这个是在ISE理调用 FFT的IP Core，需要一个测试文件对 fft_top文件仿真，这是系统生成的test文件，里面需要补齐输入信号的值
//省略
initial begin
// Initialize Inputs
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
初学者两天可以搞定，具体步骤如下：
1.根据功能画出状态转换图
2.参考状态机写法，将你的图用verilog实现
3.按要求编写仿真平台testbench
4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真
5.仿真通过，设计完成。追问我这个是在ISE理调用 FFT的IP Core，需要一个测试文件对 fft_top文件仿真，这是系统生成的test文件，里面需要补齐输入信号的值
//省略
initial begin
// Initialize Inputs
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
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