verilog 总线读写问题：想把一个数据写入FPGA，再把它读出来，下面的代码为什么不行呢？
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解决时间 2021-04-07 01:52
- 提问者网友：记得曾经
- 2021-04-06 09:43
verilog 总线读写问题：想把一个数据写入FPGA，再把它读出来，下面的代码为什么不行呢？
最佳答案
- 五星知识达人网友：鸽屿
- 2021-04-06 10:40
给出的是组合逻辑。如果想存数据，就必须使用寄存器(时序逻辑)。
reg[7:0] rgOut;
always @(posedge wr)
begin
rgOut <= dirData;
end
assign dirData = (~rd) ? rgOut : 8'bzzzzzzzz;追问谢谢，想再问问是不是不能用quartus仿真这个啊？追答quartus可能对三态的仿真有问题.
reg[7:0] rgOut;
always @(posedge wr)
begin
rgOut <= dirData;
end
assign dirData = (~rd) ? rgOut : 8'bzzzzzzzz;追问谢谢，想再问问是不是不能用quartus仿真这个啊？追答quartus可能对三态的仿真有问题.
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