vhdl编译中警告问题

我在编译程序时候遇到下面的警告,请问什么意思,我该怎么解决~~
Warning (10541): VHDL Signal Declaration warning at dfre.vhd(24): used implicit default value for signal "keepcou2" because signal was never assigned a value or an explicit default value. Use of implicit default value may introduce unintended design optimizations.
Warning (10036): Verilog HDL or VHDL warning at dfre.vhd(27): object "ttsig" assigned a value but never read
Info: Elaborating entity "display" for hierarchy "display:dis1"

我的建议就是给那个信号增加一个复位值
if reset = '0' then
keepcou2 <= '0';

就是说你定义的信号（或变量）ttclk赋值了，但后续代码中未加使用。可以不用理会，但若以后都用不着，直接删除得了。

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