verilog always语句中怎么实现 延时一定时间100ns左右 急？
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解决时间 2021-03-23 07:23
- 提问者网友：活着好累
- 2021-03-22 17:45
verilog always语句中怎么实现 延时一定时间100ns左右 急？
最佳答案
- 五星知识达人网友：思契十里
- 2021-03-22 18:06
50MHZ时钟20ns周期。延时100ns就是五个周期。
reg[2:0] cnt;
always@(posedge clk or nengedge reset)
if(!reset)
cnt <= 0;
else if(cnt == 5 \\（或）!reverve)这里两个竖线打出来是斜的
cnt <= 0;
else
cnt <= cnt + 1'b1;
always@(posedge clk or nengedge reset)
if（！reveive）
send <= 0;
else if(cnt == 5)
send <= 1;
else
send <= send;
reg[2:0] cnt;
always@(posedge clk or nengedge reset)
if(!reset)
cnt <= 0;
else if(cnt == 5 \\（或）!reverve)这里两个竖线打出来是斜的
cnt <= 0;
else
cnt <= cnt + 1'b1;
always@(posedge clk or nengedge reset)
if（！reveive）
send <= 0;
else if(cnt == 5)
send <= 1;
else
send <= send;
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