利用VHDL语言设计一个分频器，模块时钟输入80MHz,要求输出一路1MHz的时钟信号
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解决时间 2021-11-17 18:43
- 提问者网友：呐年旧曙光
- 2021-11-16 23:49
利用VHDL语言设计一个分频器，模块时钟输入80MHz,要求输出一路1MHz的时钟信号
最佳答案
- 五星知识达人网友：舊物识亽
- 2021-11-16 23:55
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DIV IS
PORT(CLK: IN STD_LOGIC;
CLK1: OUT STD_LOGIC);
END ENTITY ;
architecture one of div is
begin
process(clk )
variable cnt: integer range 0 to 10000:0;
begin
if clk'event and clk='1'then
if cnt=9999 then
cnt:=0;
else cnt:=cnt+1;
end if;
if cnt<=4999 then
clk1<='1';
else
clk1<='0';
end if ;
end if;
end process ;
end one ;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DIV IS
PORT(CLK: IN STD_LOGIC;
CLK1: OUT STD_LOGIC);
END ENTITY ;
architecture one of div is
begin
process(clk )
variable cnt: integer range 0 to 10000:0;
begin
if clk'event and clk='1'then
if cnt=9999 then
cnt:=0;
else cnt:=cnt+1;
end if;
if cnt<=4999 then
clk1<='1';
else
clk1<='0';
end if ;
end if;
end process ;
end one ;
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