verilog中的条件运算符
答案:3 悬赏:80 手机版
解决时间 2021-03-15 14:01
- 提问者网友：寂寞梧桐
- 2021-03-15 09:14
verilog中的条件运算符
最佳答案
- 五星知识达人网友：白昼之月
- 2021-03-15 09:31
不是。应该是当d1等于1即为真时led_5赋值为1，d1等于0即为假时led_5赋值为0
全部回答
- 1楼网友：雪起风沙痕
- 2021-03-15 11:23
不。
该句话意思是：
如果d1值为真，即d1非零，则 led_d5取1'b1（一位二进制数1）值，若d1为零，则led_d5取1'b0（一位二进制数0）值
该句话意思是：
如果d1值为真，即d1非零，则 led_d5取1'b1（一位二进制数1）值，若d1为零，则led_d5取1'b0（一位二进制数0）值
- 2楼网友：野慌
- 2021-03-15 10:55
不是，应该是这样的a=(b)?1'b0:1'b0;
当b为真时a为1，b为假时a为0.
当b为真时a为1，b为假时a为0.
我要举报
如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
点此我要举报以上问答信息
大家都在看
推荐资讯