verilog中assign a=b;如果b=z，a如何变化？
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解决时间 2021-02-28 17:26
- 提问者网友：我的未来我做主
- 2021-02-28 06:02
verilog中assign a=b;如果b=z，a如何变化？
最佳答案
- 五星知识达人网友：忘川信使
- 2021-02-28 06:18
b=z是阻塞赋值，这在电路上基本就是没有什么延迟的一根导线了。
Assign a=b assign是用于组合逻辑的持续性的赋值，一般用于wire，也相当于一根导线了，不过是有门延迟的。
Assign a=b assign是用于组合逻辑的持续性的赋值，一般用于wire，也相当于一根导线了，不过是有门延迟的。
全部回答
- 1楼网友：我住北渡口
- 2021-02-28 07:30
z（11/2）= 5 ，r（11/2）= 1 ，【4，2】=4
- 2楼网友：迟山
- 2021-02-28 06:51
a不变，因为你对变量b赋值，而没有对变量a赋值
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