分频器50Mhz 变成4hz 用Verilog语句
答案:1 悬赏:30 手机版
解决时间 2021-11-28 12:43
- 提问者网友：听门外雪花风
- 2021-11-28 06:31
分频器50Mhz 变成4hz 用Verilog语句
最佳答案
- 五星知识达人网友：洒脱疯子
- 2021-11-28 07:42
reg [23:0] cnt;
reg clk_4;
always@（posedge clk_50M or negedge rst_n）
begin
if(!rst_n)
begin
cnt <= 24'd0;
clk_4 <= 1'b0;
end
else
begin
if(cnt == 24'd6249999)
clk_4 <= ～clk_4;
else
cnt <= cnt + 1;
end
end这个就是 clk_50M （50Mhz）分频为 clk_4（4hz）的例子， 计数翻转就行了。
reg clk_4;
always@（posedge clk_50M or negedge rst_n）
begin
if(!rst_n)
begin
cnt <= 24'd0;
clk_4 <= 1'b0;
end
else
begin
if(cnt == 24'd6249999)
clk_4 <= ～clk_4;
else
cnt <= cnt + 1;
end
end这个就是 clk_50M （50Mhz）分频为 clk_4（4hz）的例子， 计数翻转就行了。
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