求帮编一个verilog的tb测试程序

求帮编一个verilog的tb测试程序

module t;
 // Inputs
 reg [3:0] A;
 reg [3:0] B;
 reg Co;
 reg Sel;
 // Outputs
 wire [3:0] S;
 wire C;
 wire V;
 // Instantiate the Unit Under Test (UUT)
 adder_4 uut (
  .A(A),
  .B(B),
  .S(S),
  .Co(Co),
  .C(C),
  .V(V),
  .Sel(Sel)
 );
 initial begin
  // Initialize Inputs
  A = 0;
  B = 0;
  Co = 0;
  Sel = 0;
  // Wait 100 ns for global reset to finish
  #100;
  A = 0;
  B = 0;
  Co = 0;
  Sel = 1;
      #100;
  A = 4;
  B = 5;
  Co = 1;
  Sel = 1;
        #100;
  A = 10;
  B = 2;
  Co = 0;
  Sel = 1;
          #100;
  A = 10;
  B = 2;
  Co = 0;
  Sel = 0;
  // Add stimulus here
 end
     
endmodule

如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！

点此我要举报以上问答信息