求 4位二进制加法器的设计 的程序

求 4位二进制加法器的设计 的程序

原理图由一个半加器和三个全加器组成。
VHDL程序相对比较简单。
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
ENTITY adder4bit IS
PORT(a,b : IN std_logic_vector(3 downto 0);
s : out std_logic_vector(3 downto 0);
--sum
co : OUT std_logic); --carry out
END adder4bit;
ARCHITECTURE a OF adder4bit IS
SIGNAL temp:std_logic_vector(4 downto 0);
BEGIN
temp<=a+b;
co<=temp(4);
s<=temp(3 downto 0);
END

1+1=2 在十进制中.
所谓十进制,是说在此进制数中每位的位权为10,也就是每一位都是遇10进1.
同理,在二进制中,就是每位的位权为2,也就是遇2进1.所以在二进制中1+1=10,是因为在个位满2因此向前一位进1.
那么三进制中就是遇3进1,那么1+1=2,因为它不满3,所以不向前进1 ,所以你可以知道1+2在三进制中等于多少了吧. 结果是10.
还有一点就是,在任何进制中一个数的表示不一定是一样的,也不一定一样,所以在分析问题时要看清数的位权.

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