哪位vhdl高手能帮我翻译一下这个代码module scan(clr,clk,q); input clk,clr; output [15:0]q; reg [15:0]
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解决时间 2021-11-13 16:43
- 提问者网友：风月客
- 2021-11-13 04:18
哪位vhdl高手能帮我翻译一下这个代码module scan(clr,clk,q); input clk,clr; output [15:0]q; reg [15:0]
最佳答案
- 五星知识达人网友：末日狂欢
- 2021-11-13 04:40
这个就是一个渐加数的模块
always @(posedge clk or negedge clr)
begin
if(!clr) q=0; --复位情况下将q清零
else q=q+1;--没有复位的情况下q每个周期自加1
end
endmodule
always @(posedge clk or negedge clr)
begin
if(!clr) q=0; --复位情况下将q清零
else q=q+1;--没有复位的情况下q每个周期自加1
end
endmodule
全部回答
- 1楼网友：你哪知我潦倒为你
- 2021-11-13 04:47
ngle,M,EN,psk_output);
input[31:0]fcw;//载波频率
input[9:0]angle;//载波相位
input clk,clr;
input M,EN;//M为输入的序列
output [7:0]psk_output;//输出波形
reg [7:0]psk_output;
wire [7:0]psk_zaibo;
mydds dds_ask(
.gclock(clk),
.clr(clr),
.fcw(fcw),
.pcw(angle),
.outputwave(psk_zaibo));//正弦发生模块，产生载波
always@(posedge clk)
begin
if(EN!=0)
begin
if(M==0)psk_output<=~psk_zaibo;//M=0时相位为180
else psk_output<=psk_zaibo;//M=1时相位为
input[31:0]fcw;//载波频率
input[9:0]angle;//载波相位
input clk,clr;
input M,EN;//M为输入的序列
output [7:0]psk_output;//输出波形
reg [7:0]psk_output;
wire [7:0]psk_zaibo;
mydds dds_ask(
.gclock(clk),
.clr(clr),
.fcw(fcw),
.pcw(angle),
.outputwave(psk_zaibo));//正弦发生模块，产生载波
always@(posedge clk)
begin
if(EN!=0)
begin
if(M==0)psk_output<=~psk_zaibo;//M=0时相位为180
else psk_output<=psk_zaibo;//M=1时相位为
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