VHDL 相关

填空下面程序是n输入与门的VHDL描述，试补充完整。
Library ieee;
use （ieee.std_logic1164 ）.all;
entity andn is
（ ）(n : integer);-- 类属参数声明
port (a : in std_logic_vector( （ ） downto 0);
c : out std_logic);
end andn ;
（ ） behav of （ ） is-- 结构体声明
begin
process ( )
（ ） int : std_logic;-- 变量声明
begin
int:= （ ） ;-- 变量赋初值
for I in a'length-1 downto 0 loop-- 循环判断
if a(i) = '0' then
int := '0';
end if;
end loop;
c <=（ ） ;-- 输出判断结果
end process;
end behav;

Library ieee;
use （ieee.std_logic1164 ）.all;
entity andn is
（generic）(n : integer);-- 类属参数声明
port (a : in std_logic_vector( （ n ） downto 0);
c : out std_logic);
end andn ;
（architecture） behav of （ andn ） is-- 结构体声明
begin
process ( a )
（ variable ） int : std_logic;-- 变量声明
begin
int:= （ '1' ） ;-- 变量赋初值
for I in a'length-1 downto 0 loop-- 循环判断
if a(i) = '0' then
int := '0';
end if;
end loop;
c <=（ int ） ;-- 输出判断结果
end process;
end behav;

ise有自带的compxlibgui.exe可以按照不同的仿真器编译库文件，编译好后加入到modelsim的库当中就行了

generic n downto 0 architecture behav of andn is process（a） variable int：=a； c<=int;

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