怎样用verilog设计一个模8可逆计数器
答案:1 悬赏:0 手机版
解决时间 2021-03-27 14:18
- 提问者网友：我们很暧昧
- 2021-03-26 13:32
怎样用verilog设计一个模8可逆计数器
最佳答案
- 五星知识达人网友：长青诗
- 2021-03-26 14:40
module counter(rst_n, dir, clk, cout)
input rst_n;
input dir;
input clk;
output[3:0] cout;
reg[3:0] cnt;
always(posedge clk)
begin
if(!rst_n)
cnt<=0;
else if(dir)
cnt<=cnt+1;
else
cnt<=cnt-1;
end
assign cout = cnt;
end module
模8是不是就是输出0到7的计数器？不保证对，你看看吧。
input rst_n;
input dir;
input clk;
output[3:0] cout;
reg[3:0] cnt;
always(posedge clk)
begin
if(!rst_n)
cnt<=0;
else if(dir)
cnt<=cnt+1;
else
cnt<=cnt-1;
end
assign cout = cnt;
end module
模8是不是就是输出0到7的计数器？不保证对，你看看吧。
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