Verilog HDL语言在Q2上编译的一个错误，有没有高手帮忙解决下！！

Error: Net "dayCD[0]", which fans out to "outputtimeday:d2|Cnt_adj[0]", cannot be assigned more than one value
Error: Net is fed by "regulator1:c1|day[0]"
Error: Net is fed by "calendar:c2| anonymous_port_6"
下面两个是第一个错误的分支。
dayCD是regulator1模块的输出端口，也是calendar模块的输入端口。
按常理说我是没有同时给 dayCD赋两个值。
一般出现这样的问题是什么原因？

Error: Net is fed by "regulator1:c1|day[0]"
Error: Net is fed by "calendar:c2| anonymous_port_6"
同时被这2个端口驱动，你看看calendar是不是连接到输出端口上了。

最好能把程序相关部分写上 方便分析，sxmman回答的是可能出现问题的原因 再看看别人怎么说的。

如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！

点此我要举报以上问答信息