同一个Verilog文件，有时用Simulate Behavioral Model编译几次后再次仿真就会出现ERROR:Simulator:904 - Unable to remove previous simulation file isim/lx_tb_isim_beh.exe.sim/lx_tb_isim_beh.exe.和
ERROR:Simulator:861 - Failed to link the design
必须重启电脑才可以重新开始编译仿真，有没有大侠告诉在下这时为什么啊T__T
关于verilog 仿真时报错的问题
答案:2 悬赏:60 手机版
解决时间 2021-03-06 14:18
- 提问者网友：欲望失宠
- 2021-03-06 10:17
最佳答案
- 五星知识达人网友：琴狂剑也妄
- 2021-03-06 10:51
你是不是在多个地方对那个寄存器赋值了。代码看看。
全部回答
- 1楼网友：長槍戰八方
- 2021-03-06 12:31
always@(posedge clk or negedge rst_n)
if(!rst_n) key_rst <= 3'b
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