vhdl,抽样判决如何实现？如果有代码就更好了
答案:2 悬赏:10 手机版
解决时间 2021-03-03 20:38
- 提问者网友：泪痣哥哥
- 2021-03-03 05:41
vhdl,抽样判决如何实现？如果有代码就更好了
最佳答案
- 五星知识达人网友：从此江山别
- 2021-03-03 06:03
抽样判决？？多数判决么？不太懂，如果多数判决可以，
simple :std_logic_vector(3 downto 0);
din :std_logic;
dout :std_logic;
process(CLK) --时钟高电平采样，连续三个
begin
if rising_edge(CLK) then
simple(3 downto 1) <= simple(2 downto 0);
simple(0) <= din;
end if;
end process;
dout <= (simple(0) and simple(1)) or (simple(0) and simple(2)) or (simple(1) and simple(2));
simple :std_logic_vector(3 downto 0);
din :std_logic;
dout :std_logic;
process(CLK) --时钟高电平采样，连续三个
begin
if rising_edge(CLK) then
simple(3 downto 1) <= simple(2 downto 0);
simple(0) <= din;
end if;
end process;
dout <= (simple(0) and simple(1)) or (simple(0) and simple(2)) or (simple(1) and simple(2));
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- 1楼网友：愁杀梦里人
- 2021-03-03 06:44
你好！
你也用FPGA实现同步的功能啊，那个同步你怎么理解的
我的回答你还满意吗~~
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