如何用veriloog hdl语言写50Mhz分频分为1hz
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解决时间 2021-03-27 06:29
- 提问者网友：原来太熟悉了会陌生
- 2021-03-27 03:17
如何用veriloog hdl语言写50Mhz分频分为1hz
最佳答案
- 五星知识达人网友：逃夭
- 2021-03-27 04:14
reg [27:0] cnt;
always@(posedge clk or negedge rst_n)
if(~rst_n)begin
cnt<=0;
out_1hz<=0;
end
else if(cnt>=24999999)begin
cnt<=0;
out_1hz<=~out_1hz;
end
else
cnt<=cnt+1;
always@(posedge clk or negedge rst_n)
if(~rst_n)begin
cnt<=0;
out_1hz<=0;
end
else if(cnt>=24999999)begin
cnt<=0;
out_1hz<=~out_1hz;
end
else
cnt<=cnt+1;
全部回答
- 1楼网友：轻雾山林
- 2021-03-27 05:37
分频肯定约算的，不可能精确。就算上升沿下降沿都用上也分不出来的。你就用计数器估计一个大约的数出来就可以了。
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