Verilog语言中的赋值问题

在a变量的上升沿到来之后，再等待b的下降沿，然后才可以对c赋值
这段程序应该怎么来写

module m(a,b,c)

input a;

input b;

output c;

reg c;

reg x;

always @ (posedge a)

begin

x<=1;

end

always @ (negedge b)

begin

if(x)

begin

x<=0;

c<=?;

end

end

endmodule

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