FPGA编译错误

FPGA编译错误

Error (10228): Verilog HDL error at led_light.v(1): module "led_light" cannot be declared more than once

你在这个工程里建立了不止一个名为led_light的.v文件应该，你在工程里查看修改一下应该就行了，而且你的 assign led=3‘b10；也应该是个warning 3bit的数至少应该是 led=3’b010;

数字电路基础有待加强；
led_light模块，没有clk信号，没有任何输入，若果是非时序电路，也应该有输入，不然的话，直接把响应的信号接地或者VCC追问是完全新手，不是有待加强

从错误报告上来看，应该是led_light被申明了两次。
楼上说的不对，模块是可以没有输入的，没有输入的模块就相当于直接把输出接地或者接电源。

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