verilog里面cik_50MHz 产生1秒信号，count==25'd25000000

log里面cik_50MHz 产生1秒信号
...
reg [24:0] count; //❤
...
always@(posedge clk)
begin
count=count+1'b1;
if(count==25'd25000000)❤
count=25'd0;
end
...

❤那里为何设置成25位的十进制数， 根据2500000000，也就8位，设置成 reg [7:0]count; 不可以吗？？？？？

【看这个】❤那里为何设置成25位的十进制数， 根据25000000，也就8位，设置成 reg [7:0]count; 不可以吗？？？？？

你怎么算的2^8才256可好

搜一下：verilog里面cik_50MHz 产生1秒信号，count==25'd25000000

如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！

点此我要举报以上问答信息