VHDL中如何把一个三位的STD_LOGIC_VECTOR拆分成三个独立的STD_LOGIC？反过
答案:1 悬赏:70 手机版
解决时间 2021-02-05 10:11
- 提问者网友：不要迷恋哥
- 2021-02-04 12:34
VHDL中如何把一个三位的STD_LOGIC_VECTOR拆分成三个独立的STD_LOGIC？反过来呢？
最佳答案
- 五星知识达人网友：举杯邀酒敬孤独
- 2021-02-04 13:46
signal v: std_logic_vector(2 downto 0);
signal a, b, c: std_logic;
begin
a <= v(0); -- 拆出v的最低位
b <= v(1); -- 拆出v的中间位
c <= v(2); -- 拆出v的最高位
v <= c & b & a; -- 将3个std_logic合成为一个std_logic_vector
end;
signal a, b, c: std_logic;
begin
a <= v(0); -- 拆出v的最低位
b <= v(1); -- 拆出v的中间位
c <= v(2); -- 拆出v的最高位
v <= c & b & a; -- 将3个std_logic合成为一个std_logic_vector
end;
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