有关VERILOG语言模块中端口数据类型问题，菜鸟求解。
答案:2 悬赏:40 手机版
解决时间 2021-02-28 16:39
- 提问者网友：精神病院里
- 2021-02-28 02:30
从模块内部来讲，输入端口必须为线网数据类型，这句话引自书本，可是为什么有的输入端口还可以用reg定义，例如reg reset,set 求解。
最佳答案
- 五星知识达人网友：狂恋
- 2021-02-28 04:05
输入端口既可以是线网，也可以是寄存器。
输出端口必须是线网，不能是寄存器。
双向IO既可以当输入，也可以当输出，但一般只在最顶层（最外层）模块使用双向IO。
个人观点，仅供参考。
输出端口必须是线网，不能是寄存器。
双向IO既可以当输入，也可以当输出，但一般只在最顶层（最外层）模块使用双向IO。
个人观点，仅供参考。
全部回答
- 1楼网友：白昼之月
- 2021-02-28 04:56
你好！
一般都是input output 或inout 3种
在modelsim仿真时才用reg wire作为输入输出端口
因为仿真并没有真正的接口，只是虚拟的，不能用input output
打字不易，采纳哦！
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