这一段verilog代码的怎么解读

答案:1 悬赏:50 手机版

解决时间 2021-03-28 04:57

提问者网友：容嬷嬷拿针来
2021-03-27 13:46

这一段verilog代码的怎么解读

最佳答案

五星知识达人网友：十鸦
2021-03-27 14:21

我简单给你引导一下；首先定义常量CLK的频率是25MHZ 分频后频率是10KHZ；定义了一个16位的寄存器表示分频数DIV 定义了一个一位寄存器为控制时钟；第一个ALWAYS块在主时钟的Iclk的上升沿和复位时钟的下降沿动作，此时如果判断是复位信号，那么寄存器给初值0；如果不是复位信号，那么循环检测CLK_DIV的值，满足分频条件时CTRL clk翻转，产生一个新的时钟；下面一段是定义了两个一位寄存器，在同样的动作时钟下，检测到复位信号时给初值0；此外以ICLK的每个上升沿动作，给CTRL CLK移位，依次到寄存器0,并且0到1；最后的一句意思是寄存器1值为1并且寄存器0的值为0时，把1赋值给negclk，其实就是ctrl的下降沿到来时，negclk变为上升沿；同时因为在ICLK主时钟下动作，所以neg clk与ICLK完成同步

我要举报

如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！

点此我要举报以上问答信息