verilog中当某数小于等于零时执行某语句怎么表达？
答案:1 悬赏:0 手机版
解决时间 2021-04-01 14:56
- 提问者网友：雨不眠的下
- 2021-04-01 07:57
verilog中当某数小于等于零时执行某语句怎么表达？
最佳答案
- 五星知识达人网友：躲不过心动
- 2021-04-01 08:40
1.你声明delta_wire有没有用 "signed wire [16:0] delta_wire;"来表明delta_wire是一个以补码表示的有符号数？如果没有的话，verilog会认为delta_wire是个无符号数。
2.另外如果声明的时候没有声明delta_wire是个有符号数。只要delta_wire你实际计算的时候是补码表示的，你可以用 if(delta_wire[16]||(delta_wire=='d0)) 来确定 delta_wire是否小等于0
2.另外如果声明的时候没有声明delta_wire是个有符号数。只要delta_wire你实际计算的时候是补码表示的，你可以用 if(delta_wire[16]||(delta_wire=='d0)) 来确定 delta_wire是否小等于0
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