若某处理器的时钟频率为500Hz，每四个时钟周期组成一个机器周期，执行一条指令平均需要三个机器周期，则该
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解决时间 2021-04-03 17:40
- 提问者网友：杀手的诗
- 2021-04-02 20:06
若某处理器的时钟频率为500Hz，每四个时钟周期组成一个机器周期，执行一条指令平均需要三个机器周期，则该
最佳答案
- 五星知识达人网友：神也偏爱
- 2021-04-02 20:21
、2000分频。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity divider is
port(clk:in std_logic;
q1000,q500,q50:out std_logic);--q1000输出1000HZ，q500输出500Hz，q50输出50Hz
end entity;
architecture art of divider is
signal q1,q2,q3: std_logic_vector(6 downto 0); --相当于中间变量
signal qq1,qq2,qq3: std_logic; --相当于中间变量
begin
process(clk) is
begin
if clk'event and clk='1' then --若clk上升沿到来则
if q1=100 then --若有100个clk上升沿到来则
q1<="0000000";qq1<=not(qq1); -- q1清零
q2<=q2+1;q3<=q3+1;
else q1<=q1+1;
end if;
if q2=2 then q2<="0000000";qq2<=not(qq2); --若2个100个clk上升沿到来
end if;
if q3=20 then q3<="0000000";qq3<=not(qq3); --若20个100个clk上升沿到来
end if;
q1000<=qq1; --最后赋值
q500<=qq2; --最后赋值
q50<=qq3; --最后赋值
end if;
end process;
end architecture art;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity divider is
port(clk:in std_logic;
q1000,q500,q50:out std_logic);--q1000输出1000HZ，q500输出500Hz，q50输出50Hz
end entity;
architecture art of divider is
signal q1,q2,q3: std_logic_vector(6 downto 0); --相当于中间变量
signal qq1,qq2,qq3: std_logic; --相当于中间变量
begin
process(clk) is
begin
if clk'event and clk='1' then --若clk上升沿到来则
if q1=100 then --若有100个clk上升沿到来则
q1<="0000000";qq1<=not(qq1); -- q1清零
q2<=q2+1;q3<=q3+1;
else q1<=q1+1;
end if;
if q2=2 then q2<="0000000";qq2<=not(qq2); --若2个100个clk上升沿到来
end if;
if q3=20 then q3<="0000000";qq3<=not(qq3); --若20个100个clk上升沿到来
end if;
q1000<=qq1; --最后赋值
q500<=qq2; --最后赋值
q50<=qq3; --最后赋值
end if;
end process;
end architecture art;
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- 1楼网友：天凉才是好个秋
- 2021-04-02 20:52
有没有搞错，500Hz,时钟频率这么低````````如果没看错的话，一个机器周期为4/500 s,平均执行速度500/（12*10^6)MIPS
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