求VHDL,verilog大神编一个testbench 待测试模块如下

1． 三角波程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY delta IS
port(clk,clrn:IN STD_LOGIC;
q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END delta;
ARCHITECTURE a OF delta IS
BEGIN
PROCESS(clk,clrn)
VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0);
VARIABLE f:STD_LOGIC;
BEGIN
IF clrn='0' THEN tmp:="00000000";
ELSIF clk'EVENT AND clk='1' THEN
IF f='0' THEN
IF tmp="11111110" THEN tmp:="11111111"; f:='1';
ELSE tmp:=tmp+1;
END IF;
ELSE
IF tmp ="00000001" THEN tmp:="00000000"; f:='0';
ELSE tmp:=tmp-1;
END IF;
END IF;
END IF;
q<=tmp;
END PROCESS;
END a;

求VHDL,verilog大神编一个testbench！谢谢

补充：,上面是三角波程序，我还有方波和正玄波程序，还有数据选择器程序。。我怎么把这几个程序组合起来呢，万分感谢啊！！！~~~~~~~~~

`timescale 1ns/10ps
module TestFile;
reg clk,clrn;

wire[7:0] Q;

delta aabb(clk,clrn,Q);

initial
begin
clk = 0;
clrn = 0;
#500 clrn = 1;
end
always #100 clk = ~clk;
endmodule

没看懂什么意思？

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